Ekran LCD ma wiele zalet, takich jak niskie napięcie pracy, niskie zużycie energii, duża ilość informacji na wyświetlaczu, długa żywotność, łatwa integracja, łatwe przenoszenie i niskie zanieczyszczenie promieniowaniem elektromagnetycznym. Pojawił się w technologii wyświetlania i jest szeroko stosowany w telefonach komórkowych, produktach PDA i przenośnych instrumentach. Przyrządy i inne przenośne produkty i urządzenia elektroniczne.
Obwód napędu LCD jest ważną częścią systemu wyświetlacza ciekłokrystalicznego i jest obwodem interfejsu między komputerem (lub MCU) a panelem ciekłokrystalicznym. Jego główną funkcją jest modulacja fazy i wartości szczytowej sygnału potencjalnego, który jest wysyłany do elektrod urządzenia wyświetlacza ciekłokrystalicznego. Częstotliwość i inne parametry w celu ustalenia pola elektrycznego napędu prądu przemiennego. Ze względu na dużą różnicę w specyfikacji LCD, konwencjonalną metodą jest opracowanie dedykowanego obwodu napędowego dla każdego typu wyświetlacza LCD. Taki projekt marnuje czas i ma słabą możliwość ponownego wykorzystania. Z tego powodu konieczne jest zaprojektowanie rdzenia IP, który może być wykorzystywany w większości obwodów sterujących LCD na małą skalę, i konieczne jest rozwiązanie tego problemu przez zwielokrotnienie rdzenia IP. Obecnie tylko Yu-Jung Huang i inni z Uniwersytetu I-Shou zaprojektowali rdzenie IP, które mogą napędzać ekrany LCD o różnych rozmiarach, aby osiągnąć tę funkcję poprzez osadzanie wbudowanych mikroprocesorów w systemie. Jednak ten wbudowany mikroprocesor sprawia, że system jest bardziej złożony i bardziej kosztowny. Rdzeń IP obwodu napędu zaprojektowanego do napędzania ekranów LCD o różnych rozmiarach jest zaimplementowany za pomocą FPGA, który może skutecznie przezwyciężyć wady złożoności układu obwodu i wysokie koszty.
Struktura systemu rdzeniowego IP
Ryc. 1 Struktura systemu rdzenia IP
Schemat kaskadowy rdzenia IP
Rysunek 2 Układ kaskady rdzenia IP
Wyniki symulacji funkcji sterowania liniowego
Rysunek 3 Wyniki symulacji funkcji sterowania rzędami
Wyniki symulacji funkcji kontrolnej kolumny
Rysunek 4 Wyniki symulacji funkcji kontrolnej kolumny
Specyfikacja projektu
Aby sprostać faktycznym potrzebom większości dzisiejszych mniejszych aplikacji do wyświetlaczy LCD, układ rdzeni IP sterownika układu scalonego zaprojektowany w tym dokumencie ma 64 wyjścia COM (wiersz) i 64 SEG (kolumna) i ma szybki 8-bitowy równoległy interfejs MCU. Interfejs szeregowy zawiera układ pamięci RAM, który przechowuje dane wyświetlacza i ma specjalnie zaprojektowane 10 końcówek sterujących, które można wygodnie i elastycznie kontrolować. Ma głównie następujące główne funkcje:
1. Zapewnij sygnał czasowy skanowania i dane sygnału wyświetlacza dla wyświetlacza ciekłokrystalicznego;
2, obsługuje bezpośrednie połączenie z MCU w formie magistrali;
3, może sterować różnymi skalami LCD (n i T, m), n może być wartością ciągłą (n = 0 ~ 63), m może przyjąć tylko wielokrotność 8 (m = 8k, k przyjmuje naturalną liczbę);
4. Obsługuje kaskadę pomiędzy rdzeniami IP, aby sterować większymi wyświetlaczami LCD, obsługując do 4 kaskadowych międzybankowych kaskad IP i kaskad między kolumnami;
5, może zapewnić szerszy zakres wyjściowego napięcia napędu w celu dostosowania do różnych urządzeń LCD;
6, aby zapewnić obraz-w-obrazie, podzielonego ekranu i inne funkcje.
Konstrukcja rdzenia IP
W tym dokumencie, zgodnie z metodą projektowania "od góry do dołu", najpierw podziel chip na funkcje hierarchiczne, odnosząc się do istniejącego doświadczenia w projektowaniu chipów sterownika LCD, i połącz metodę projektowania "od dołu do góry", aby zaprojektować niektóre moduły. Wreszcie, zgodnie z ramami projektowania systemu, każdy moduł jest skoordynowany, a cała weryfikacja funkcjonalna chipa jest przeprowadzana w celu spełnienia wymagań specyfikacji projektu.
struktura systemu
Struktura systemu rdzeniowego IP zaprojektowanego w tym dokumencie jest pokazana na rysunku 1. Rdzeń IP składa się głównie z następujących modułów: skanowanie liniowe i moduł sterownika sygnału kolumny, przesuwnik poziomu, programowalny licznik pierścieni liczbowych, moduł zatrzasku danych, logika sterowania moduł, pamięć RAM danych i moduł dekodowania adresu, moduł interfejsu MCU. Niektóre z tych dużych modułów można również podzielić na kilka podmodułów.
Każdy projekt modułu
Moduł interfejsu MCU
Moduł interfejsu MCU jest interfejsem do komunikacji pomiędzy rdzeniem IP a zewnętrznym sterownikiem (MCU) i jest kanałem do transmisji danych. MCU zapisuje polecenia, odczytuje status lub wyświetla dane w układzie sterownika LCD za pośrednictwem tego interfejsu. W tym samym czasie interfejs akceptuje także sterowanie dekoderem poleceń, aby operacje odczytu i zapisu oraz operacje wewnętrzne były połączone. Układ jest zaimplementowany przez bardziej złożoną wewnętrzną logikę kombinowaną i sekwencyjne układy logiczne, które mogą być kompatybilne z dwoma głównymi sygnałami sterującymi MCU i obsługują szeregowe / równoległe tryby pracy danych.
Moduł zawiera kilka submodułów powszechnie używanych w module interfejsu MCU istniejącego wspólnego obwodu sterującego LCD, takich jak submoduł magistrali danych (8-bitów), submoduł wykrywania zajętości stanu, sub-moduł sterujący do odczytu / zapisu -moduł i podmoduł wydania MCU. Dodany został nowy moduł kontrolny kaskady kaskadowej i kolumny kaskadowej. Magistrala danych jest wykorzystywana głównie do wewnętrznej i zewnętrznej wymiany danych; moduł submodułu wykrywania zajętości służy do określania statusu MCU, generuje sygnał zajętości systemu do koordynowania operacji odczytu i zapisu sygnału oraz odbierania sygnałów resetowania wewnętrznego / zewnętrznego; moduł kontrolny odczytu i zapisu służy do generowania poprawnej sekwencji sterowania odczytem i zapisem; Funkcja podmodułu zwolnienia MCU polega na połączeniu logiki, w układzie, aby wykonać proces "czytaj-modyfikuj-pisz", zwolnij MCU, aby MCU mógł wykonywać inne operacje w tym samym czasie; i nowy kontroler kaskadowy Główną funkcją modułu jest osiągnięcie konkatenacji wierszy i konkatenacji kolumn między rdzeniami IP. Obsługiwanych może być do 16 konkatenacji IP (4 rzędy i 4 rzędy). CS0 ~ CS1 są kaskadowymi portami sterującymi, a CS2 ~ CS3 są poziomami kolumn. Wspólna kontrola. Załóżmy na przykład, że istnieje LCD (128 i Tes; 256), który może być sterowany przez 8 rdzeni IP. Po dokonaniu ustawień CS to 0000, 0001, 0010, 0011, 0100, 0101, 0110, 0111, które mogą stanowić 2 i T-e; Napęd macierzy rdzeniowej IP. Schemat tego układu przedstawiono na rysunku 2.
Wyświetl pamięć RAM danych i moduł dekodowania adresu
Moduł ten służy głównie do przechowywania danych, które mają być wyświetlane, i działa jako bufor między interfejsem MCU a obwodem sterownika sygnału, aby zapewnić stabilne wyjście danych wyświetlacza.
Moduł zawiera dwa podmoduły: tablicę RAM i dekoder adresów do przechowywania danych wyświetlanych. Po pierwsze, adres kolumny jest zapewniany przez obwód adresu kolumny, kolumna 8-bitowych komórek pamięci RAM jest wybierana przez dekoder kolumny, a MCU czyta / zapisuje przez interfejs; wówczas dekoder adresu wiersza skanuje pamięć RAM w jednostkach wierszy. W połączeniu z obwodem blokowania danych wyświetlacza, cały wiersz danych może być wyprowadzany i wysyłany do wyświetlacza ciekłokrystalicznego w celu wyświetlania przez obwód sterujący elektrodą.
Moduł zatrzasku danych
Moduł zawiera dwa submoduły: podmoduł kontroli numeru kolumny kolumn i podmoduł zatrzasku napędu. Moduł części zatrzasku kontrolnego numeru kolumny składa się z 8 równoległych bloków danych. Główną funkcją jest zatrzaśnięcie danych na magistrali danych i wysłanie ich z pamięci RAM do pamięci RAM pod sygnałem sterującym i sygnałem zegarowym modułu logicznego sterowania. Sygnały danych wyświetlacza na magistrali danych bitowych są odpowiednio zatrzaśnięte w odpowiednich 8-bitowych zatrzaskach danych. Dane 64-bitowe wymagają 8 razy i 8 bitów za każdym razem. Podmoduł zatrzaskowy kierowcy to 64-bitowy zatrzask utworzony przez 64-bitowe zatrzaski połączone równolegle. Jego rolą jest umieszczenie górnych 8 8-bitowych danych pod sygnałem sterującym i sygnałem zegarowym logicznego modułu sterującego. M-bitowe dane transmitowane w zatrzasku są blokowane od razu, a następnie wprowadzane do modułu sterownika elektrody sygnałowej kolumny.
Sterujący moduł logiczny
Główną rolą tego modułu jest kontrola przesyłania danych sygnałowych i wybór liczby linii sygnałowych kolumn. Podmodułem kontroli liczby kolumn, podmodułem zatrzasku napędu i generatorem taktowania można sterować za pomocą wejścia sterującego numerem kolumny M, aby uzyskać funkcje odpowiednie dla różnych rozmiarów wyświetlaczy LCD. Zgodnie z potrzebami, wprowadzając różne wartości na wejście sterujące liczbą kolumn M, kontroluje to, ile zamków kontroli liczby bitów znajduje się w stanie roboczym, a pozostałe zespoły zatrzaskowe są ustawione w stan bezczynności. Dane w pamięci danych wyświetlacza są zatrzaśnięte w odpowiednim zatrzasku sterowania liczbą kolumn przez 8-bitową magistralę danych podczas cyklu pracy, a następnie zatrzaśnięte w zatrzasku napędu dla napędu elektrody w czasie pod kontrolą sygnału zegarowego. Sygnał wejściowy modułu. W ten sposób rdzeń IP może realizować funkcję kontrolowania liczby wybranych kolumn. Gdy M jest "000", dolne 8 bitów (pierwszy zatrzask) zatrzasku kontrolnego numeru kolumny działa, a drugie jest całkowicie bezczynne, a odpowiednie elektrody kolumnowe to SEG0 ~ SEG7; gdy M jest "001" Niższe 16 bitów (pierwszy i drugi zatrzask) zaczepu kontrolnego kolumny działa. Wszystkie pozostałe kolumny są bezpłatne. Odpowiednimi elektrodami kolumnowymi są SEG0 ~ SEG15; i tak dalej, aż kontrolka kolumny zapadnie się. 64. Rejestr bitów działa, a odpowiednia elektroda kolumnowa to SEG0 ~ SEG63.
Moduł napędu elektrody
Moduł składa się głównie z czterech podmodułów: submodułu sterującego elektrodą skanera rzędu, podmodułu sygnału elektrody kolumnowej, przesuwnika poziomu i licznika pierścieni z ustawionym numerem.
Funkcja przesuwnika poziomu polega na zamianie napięcia sygnału logicznego na rzeczywiste napięcie sterujące LCD przez przyłożony sygnał sterujący i na wyjściu do modułu sterującego zgodnie z rzeczywistymi potrzebami zastosowania; rolą podrzędnego modułu napędzającego elektrodę skanowania rzędzie jest zapewnienie elektrodom rzędowym określonego czasu trwania impulsu sygnału skanującego; funkcja submodułu sterującego elektrodą sygnałową kolumnową polega na zastosowaniu danych z zatrzasku do odpowiedniej elektrody kolumnowej i sygnału skanującego elektrody rządowej w celu ustalenia pola elektrycznego napędzającego prąd przemienny, napędzając w ten sposób wyświetlacz urządzenia LCD. Liczba liczników pierścieniowych, które mogą być ustawione, może kontrolować liczbę elektrod skanujących rzędy poprzez terminal kontrolny N wiersza numerycznego (S0 ~ S5) w celu dostosowania do ekranów LCD o różnych rozmiarach i wprowadzić różne wartości do końcówki sterującej numerem wiersza N zgodnie do rzeczywistych potrzeb. Kontroluj liczbę wierszy dla określonego zadania, a wszystkie inne elektrody są bezczynne. Pod kontrolą sygnału zegarowego napędu linii, skanowanie jest wykonywane liniowo po linii, a cykl jest powtarzany aż nowa wartość zostanie wprowadzona do terminalu kontrolnego N linii numeru, a nowy numer liniowy elektrod liniowych zostanie zeskanowany w linii. w trybie bezpośrednim. Na przykład, gdy zastosowanym sygnałem N jest "011011", liczba skanujących elektrod wynosi 27. Podmoduł napędzający skanowanie rzędu generuje progresywny sygnał skanowania na elektrodach rządowych COM0 COMCOM26, a pozostałe elektrody rządkowe COM27 COMCOM63 są wszystkie ustawione do niskiego poziomu. Jeżeli nowy zastosowany sygnał N jest "100011", submoduł napędzający elektrodę skanującą generuje krążący progresywny sygnał skanowania na elektrodach rządowych COM0 COMCOM34.
Implementacja systemu podstawowego IP
Po pierwsze, zgodnie z powyższą definicją i podziałem całej funkcji systemu i projektem każdego modułu, każdy moduł funkcjonalny jest oddzielnie modelowany przez język VHDL; po drugie, w urządzeniu FPGA firmy Xilinx do symulacji i syntezy służy narzędzie ISA EDA. Debuguj i optymalizuj projekt; następnie użyj VHDL, aby zdefiniować moduł najwyższego poziomu do połączenia z każdym modułem i przeprowadzić odpowiednie debugowanie i weryfikację systemu; wreszcie, uzyskaj obwód sterownika LCD z 64 COM (wiersze) i 64 SEG (kolumny) Wyjście, szybki 8-bitowy interfejs równoległy MCU i interfejs szeregowy, chip zawiera pamięć RAM dla danych wyświetlania i może być kaskadowany do sterowania CS aby rozszerzyć kaskadę, aby sprostać większemu ekranowi LCD, poprzez sterowanie liczbą kolumn M i liczbę końcówek sterujących rzędami N, aby dostosować się do różnych rozmiarów wyświetlaczy LCD.
Symulacja i weryfikacja
W tym artykule wykorzystano oprogramowanie symulacyjne Xilinx ISE jako narzędzie do symulacji w celu weryfikacji zaprojektowanego rdzenia IP w dwóch etapach.
Po pierwsze, dokument ten najpierw przeprowadza wstępną weryfikację funkcjonalną każdego modułu rdzenia IP (w tym wewnętrznych pod-modułów). Następnie, odnosząc się do procesu roboczego układu, cały układ jest symulowany jako całość. Rysunki 3 i 4 przedstawiają wyniki symulacji wykorzystujące ISE do symulacji funkcji sterowania wierszem i kolumną całego rdzenia IP. Na rysunku, CLK i CLK1 są odpowiednio zegarami sterowania transmisją danych i impulsami skanującymi elektrodę rzędową modułu interfejsu MCU; M i N to zaciski sterowania wyboru odpowiednio dla elektrod kolumnowych i rzędowych; niskie dwa i dwa wysokie bity CS są odpowiednio kaskadowane. Kontrola kaskadowa kończy się kolumnami.
Wyniki symulacji na rys. 3 i 4 ilustrują:
1. Gdy RESET jest wysoki, rdzeń IP jest w stanie początkowym lub czystym; gdy WRITE jest wysoki, rdzeń IP jest w stanie pracy i może odbierać dane wyświetlacza.
2. W narastającym zboczu zegara CLK, MCU zapisuje 8-bitowe dane wyświetlacza do pamięci RAM rdzenia IP równolegle przez interfejs; na narastającym zboczu zegara CLK1, elektrody sterujące skanowaniem poziomym sekwencyjnie wysyłają impulsy skanowania, a elektrody sygnałowe kolumnowe umieszczają dane w pamięci RAM. Wynik z SEG.
3. Liczba rzędów terminali sterujących może zmienić liczbę skanowanych wierszy elektrod. Gdy terminal kontrolny wyboru numeru rzędu N jest "3E", sygnał skanowania jest wyprowadzany na COM0 ~ COM61. Jak pokazano na FIG. 3, w sygnale zegarowym pierwszego rzędu, sygnał skanujący wyprowadzany jest na elektrodzie COM61, a elektroda rzędowa jest skanowana rząd po rzędzie pod kontrolą zegara jazdy rzędu; po wprowadzeniu sygnału zegara siódmego rzędu, N staje się "22", sygnał skanowania jest wyprowadzany na elektrodzie rządowej COM33 i stopniowo maleje.Trasowane skanowanie COM0 ~ COM33 jest wykonywane.
4. Terminal kontrolny numeru kolumny może zmienić liczbę elektrod sygnału kolumny. Gdy końcówka kontrolna wyboru numeru kolumny kolumny jest "110", elektroda SEG jest 48-bitowym wyjściem; gdy M oznacza "010", wynik SEG staje się 16 bitowy; gdy M jest "101", wynik SEG staje się 40 bitów. ; Gdy M jest "100", wynik SEG staje się 32-bitowy.
W niniejszym dokumencie funkcje kontroli numerów kolumn, kontroli numerów wierszy i kaskad między rdzeniami rdzenia IP zostały zweryfikowane funkcjonalnie i zweryfikowane. Ograniczone miejsce w tym miejscu opisuje tylko numer kolumny i funkcje kontroli liczby wierszy.
Wniosek
W niniejszym artykule omówiono konstrukcję rdzenia IP sterownika procesora ekranu LCD. Zgodnie z ideą projektu od góry do dołu, chip jest podzielony na warstwy i sprawdzana jest ogólna funkcja chipa. W weryfikacji funkcjonalnej chipa, w niniejszym dokumencie przyjęto język opisu sprzętu VHDL w celu weryfikacji funkcji logicznej i zależności czasowej obwodu. Sterownik wyświetlacza LCD przyjmuje konstrukcję parametryczną i ma dobrą przenośność i może być wygodnie zastosowany do różnych płaskich ekranów aplikacji przenośnych instrumentów i urządzeń PDA i innych powiązanych produktów.
